RISC-V

RISC的历史可追溯到1980年左右。[6]在此之前，人们觉得简单的计算机可能会有用，但是没有很多人去阐述其设计原则。这种简单而有效的计算机一直都是学术界的兴趣。

学术界的学者们为了出版第一版的《计算机体系结构：量化研究方法》（Computer Architecture: A Quantitative Approach）ISBN 978-1558600690 ，所以于1990年订立了RISC指令集DLX。大卫·帕特森（David Patterson）是其中一位作者，后来协助RISC-V的开发。但是DLX只用于教育用途，学术界和业余爱好者使用FPGA来实做它，但并没有取得商业运用。

版本2及更早版本的ARM CPU具有公共域指令集，并且仍有GCC的支持。该指令集有三个开源内核，但从未被制造。

OpenRISC是一款基于DLX的开源指令集，并且具有相关的RISC设计。OpenRISC 完全支持GCC并且有实做在Linux上，但是它很少有商业上的实做。

加州柏克莱分校的Krste Asanović教授发现开放原代码的电脑系统有很多用途。在2010年他决定用三个月的时间来开发并发表一个开放原代码的电脑系统。这个计划是用来帮助包括学术以及工业的用户。柏克莱分校的大卫·帕特森教授也参加了这个计划。帕特森也是原来伯克利分校RISC的设计者，RISC-V只是他众多RISC CPU研究计划的一个．RISC-V计划早期一些经费来自DARPA。

有参与支持RISC-V基金会的公司以及机构包括了超微半导体、晶心科技、英国航太系统、加州大学伯克利分校、Bluespec、Cortus、Google、GreenWaves Technology、慧与科技、华为、IBM、Imperas Software、中国科学院、北京清华大学、印度理工学院、莱迪思半导体、迈伦科技、美高森美、美光科技、辉达、恩智浦半导体、甲骨文公司、高通、Rambus、威腾电子、SiFive、阿里巴巴集团、红帽公司、成为资本[7]。

2019年6月，图灵奖得主、RISC-V基金会创始人之一大卫·帕特森（David Patterson）在瑞士宣布，将依托清华-伯克利深圳学院（TBSI），在内部建设RISC-V国际开源实验室（RISC-V International Open Source Laboratory），又称大卫帕特森RIOS图灵实验室。清华大学称实验室将瞄准世界CPU产业战略发展新方向和粤港澳大湾区产业创新需求，[2]聚焦于开源指令集CPU研究，建设以深圳为根节点的RISC-V全球创新网络和以技术成果转移为主要使命的非营利组织，全面提升RISC-V生态系至最先进可商用水平。预判届时将面对国际大厂法律层面发起挑战问题上，伯克利加州大学和清华大学的法学院将与之创建联系。[2]

2020年3月，RISC-V基金会为规避美国对中国的贸易限制而将总部搬迁至瑞士[8]，并更名为RISC-V国际（英语：），以非盈利商业协会的身份在瑞士注册[9]。

• 2017：The Linley Group's Analyst's Choice Award for Best Technology（页面存档备份，存于）（对其指令集）

IGLOO2开发者用单片机，RISC-V指令集。

RISC-V 指令使用模块化设计，包括几个可以互相替换的基本指令集，以及额外可以选择的扩充指令集。所有基本跟扩充的指令集都是由科技产业、研究机构跟学术界合作开发的。基本指令集规范了指令跟他们的编码、控制流程、寄存器数目（以及它们的长度）、内存跟寻址方式、逻辑（整数）运算以及其他。只要有软件以及一个通用的编译器的支持，只用基本指令集就可以制作一个简单的通用型的电脑。

标准的扩充指令集可以搭配所有的基本指令集以及其他扩充指令集，而不会发生冲突。

很多 RISC-V 电脑可能使用精简扩充指令集来降低电力消耗、程序的大小以及内存的使用。未来也有计划支持hypervisor和虚拟化。[12]

只要再加上一个监督指令集 (S) 的扩充，以及以下 RVGC 指令集，就有足够的指令可以支持一个 Unix-style 操作系统。

为了分辨各种不同的指令组合，非特权指令集标准中订定了一些专有名词。首先先指明基本指令集的种类，包括表示 RISC-V 的代号 RV，然后是寄存器的宽度跟其他变化，例如 RV64I 或 RV32E。然后用上表的字母（以及表列的顺序）表示用了哪种扩充指令，例如 RV64IMAFD。

基本指令集、扩充整数或浮点运算、多CPU系统使用的同步指令扩充，标准扩充指令MAFD被认为是大部分的一般运算都需要的，所以有一个字母的简称 G 用来表示 IMAFDZicsr_Zifencei。

使用嵌入式系统的一个小的32比特电脑可能用 RV32EC，而大型的64比特电脑可以用 RV64GC，即 RV64IMAFDCZicsr_Zifencei 的简称。

随着扩充指令集数量的增加，指令集标准提供了另外一种命名方式，用 Z 前缀紧接着字母名称表示标准扩充，例如 Zifencei 表示指令抓取屏障扩充。

RISC-V 有 32 个整数寄存器（在嵌入式版本则是 16 个）。当浮点延伸集被实作的时候，还有 32 个浮点寄存器。除了「内存访问指令」之外，一般指令「只能」寻址寄存器而无法访问内存。

如同有些 RISC 指令集（MIPS, SPARC, DEC Alpha），其中一个寄存器为「零寄存器」（zero register），剩下的寄存器为通用寄存器。在 RISC-V 当中，第一个整数寄存器是零寄存器，保存数值到零寄存器是没有作用的，而读取零寄存器的数值将始终得到 0。使用零寄存器可以让指令集设计更简单。比方说，把「寄存器 X 拷贝到寄存器 Y」 (MOV Y, X)，可以使用「将寄存器 X 与 0 相加后，拷贝到寄存器 Y」 (ADD Y, X, r0) 实作。

RISC-V 有提供「控制寄存器」及「状态寄存器」，但是 user-mode 程序只能访问用来「量测性能」及「浮点管理」的部分。

RISC-V 并没有指令可以保存和回复（save and restore。注：通常用于 context-switch，中断处理，或是函数调用）多个寄存器。这些设计在 RISC-V 当中，被认为是不必要的，过于复杂的，可能过慢的设计。

就像许多的 RISC 一样，RISC-V 属于加载-保存架构，只有 load 与 store 指令可以访问内存。

Load 和 Store 指令可以直接使用代码中的常数、在堆栈中的本地变量、或是数据结构中的内容。寻址的方式是使用基底寄存器与 12-bit 的 signed 相对地址 (± 2KB)。如果基底寄存器是 0，则数据或是常数可以在低地址，或是高地址（负的相对地址，导致绕回到高的内存地址。比方说 ROM 的内存地址）。

内存的寻址单位是 8-bit 的 byte，以 little-endian 存放在内存。Load 与 Store 支持的数据长度从 8-bit 到电脑的 word 大小。内存访问并不需要对齐到 word 的大小，不过如果有对齐的话，可以增加性能。这项功能可以减小代码大小，而且通过软件的仿真，还可以简化硬件的设计（会触发一个「对齐失败」的中断）。

和其他类似成功的电脑一样，RISC-V 也是 little-endian。这稍稍降低了复杂度与成本，因为所有大小的 word 的读取都遵循一样的顺序。举例来说，RISC-V 的指令集都是从最低地址的 byte 开始解码。RISC-V 的规格书保留了实作 big-endian 的可能性。

如同许多的 RISC 指令集一样，RISC-V 并没有可以「写入多个寄存器」的寻址模式。比方说：不支持 auto-incrementing（像是 *ptr++ 就无法使用一个指令完成，而必须拆解成「一个 load 指令」及「一个 ADDI 指令」。）

RISC-V 管理 CPU 与 thread 之间的共用内存的方式是确保在单一的 thread 当中，内存访问指令的运行顺序永远是遵照原本的编译顺序。不过在不同的 thread 以及在 I/O 设备之间，RISC-V 不保证访问的顺序──除非有像 FENCE 这样的指令出现。

FENCE 保证在其之前的运行结果，一定会被其后的 thread 或 I/O 设备看到。FENCE 有 8-bit 可以分别指定 memory read/write 与 I/O read/write 的各种组合顺序。通过这些组合，FENCE 可以保证内存与 memory-mapped I/O 之间的运行顺序。比方说：其中一个组合是可以在不影响 I/O 运算的情况下，只保证内存的读取和写入顺序。也就是说，如果 I/O 运算可以和内存同时运行的话，FENCE 不会强迫他们之间要互相等待。单一 CPU 上运行单一 thread 的情况下，可以把 FENCE 视作 NOP 指令。

有些 RISC CPUs（例如：MIPS、PowerPC、DLX、Berkeley's RISC-I）在 Load/Save 指令当中使用 16-bit 位移。使用 load upper word 指令来设置最高的 16-bit。这让最高的 16-bit 数据可以很容易被设置，而不需要位移指令。然而，大部分使用 load upper word 的时机都是为了要加载一个常数（比如：地址）。RISC-V 则是使用类似 SPARC 12-bit 与 20-bit 的设计，而 RISC-V 所采用的 12-bit 设计可以让指令更小。也就是说，这使得 32-bit 的 load/store 指令，就算需要在 32 个寄存器（需要 5-bit 寻址）当中选两个来用（一共 10-bit），还是有足够的 bit 数目来支持 RISC-V 的可变长度指令编码 (variable-length instruction coding)。

注：请参考 32-bit 的 I-type 指令格式，就会发现这个 12-bit 位移比 16-bit 来得优异的地方。这使得 32-bit 的空间当中，扣掉 12-bit 的常数值，以及最低的两个 bit 为 11（表示这是一个 32-bit 长的指令），再扣掉两个 5-bit 的寄存器地址，还有将近 8-bit 的空间可以留给 opcode 及 func3 。如果是使用 16-bit immediate 的话，会使得空间不够放下两个 5-bit 的寄存器地址。举例来说，SLLI Rd, Rs, immediate (Shift Left Logical Immediate) 将会被迫拆解成两个指令来完成：LDR Ri, immediate; SLLI Rd, Rs, Ri。

RISC-V 读取 32-bit 常数与地址是通过设置 upper 20-bit 的指令达到的。LUI 指令（Load Upper Immediate）把（指令中的）20-bit 读取到寄存器的 31~12 bits 当中。

另一个 AUIPC 指令，也是一样读取 upper 20-bit，同时又加上 PC（Program Counter）之后，存放到某个基底寄存器。这个指令让地址无关代码能够支持「相对于代码位置的 32-bit 地址」。

这个基底寄存器可以再搭配 12-bit 位移，使用在 Load 与 Store 指令当中。如果需要的话，也可以使用 ADDI 指令，将 lower 12-bit 的常数加到一个寄存器中（注：这样就完成一个完整的 32-bit 常数读取）。在 64-bit 架构下，LUI 与 AUIPC 运行的结果会被比特扩充至 64-bit。

有些高速的 CPU 会把一些指令「融合」成一个指令。比如说：上述的 LUI 与 AUIPC 就很适合和 Load/Save 指令一起融合。

RISC-V 的函数调用 JAL（Jump and Link）把回传地址放入一个寄存器。由于相较于其他把回传地址存入堆栈的设计，它省下了一次对堆栈内存的访问，所以在许多的处理器设计中是比较快速的。

JAL 有一个 20-bit signed 位移。这个位移会被乘上 2 之后，加到 PC 当中，以产生指向 32 比特指令的相对地址。如果该地址没有对齐到 32-bit 地址（即不可被 4 整除），CPU 会触发一个例外。

RISC-V 的 JALR（Jump and Link Register）指令与 JAL 相似，但是 JALR 是把一个 12-bit 的相对位移和某一个寄存器相加，而 JAL 是用 20-bit 的相对位移与 PC 相加。

JALR 的指令格式与使用寄存器的 load/store 指令相似。搭配另一个设置高位 20-bit 的基底寄存器，可以组成一个 32-bit 的地址（可以是绝对地址，例如 LUI；或是相对于 PC 的地址，例如 AUIPC）。（使用零寄存器当基底寄存器，则可以跳到 0 ± 2KB 的绝对地址）

通过使用零寄存器，两种无条件跳跃：「20-bit PC 相对地址」以及「寄存器为底的 12-bit」，分别使用 JAL 与 JALR 两个指令来实作。在这个情况下，因为目的地寄存器是零存器，所以回传地址会被丢弃。

如同许多的 RISC 系统，在一个函数调用当中，RISC-V 编译器必须使用多个指令将寄存器一个一个地存到堆栈当中，然后在函数结束的时候，一个一个地将寄存器自堆栈中还原。RISC-V 没有「保存多个」或是「还原多个」寄存器的指令，因为这些指令被认为会让 CPU 变得过于复杂，而且可能更慢。[23]然而 RISC-V 的这种设计会增加程序大小，而设计者原本的规划是通过调用子进程来减少程序大小。[24]

RISC-V 没有条件码寄存器。设计者相信条件码寄存器会让高速 CPU 的设计更加复杂，因为它强迫了不同运行阶段的指令之间进行交互。这样的设计会使得高精度计算变得更复杂，有些数值计算需要更多的能量。

相反地，RISC-V 通过比较两个寄存器来实现分支，指令包括：相等、不相等、小于、无号数小于、大于、无号数大于。十种「比较分支」运算，可以通过反转操作数顺序的方式，只用上述六种指令实作出来。举例来说：「如果大于时跳跃」可以用操作数顺序相反的「如果小于或等于时跳跃」来实作。

这六种比较分支指令具有 12-bit 的有号位移，可以跳到 PC±4KB 的范围内。

RISC-V 要求 CPU 实作「缺省分支预测」（default branch prediction）。如果是往回跳跃 (例如：do {...} while (expr)中的 expr 判断式），CPU 要预测跳跃会发生，也就是预测 expr 「会」成立。如果是向前跳跃（例如：if (expr) {...} else {...} 中的 else 部分），CPU 预测这个跳跃会发生，也就是预测 expr 「不会」成立。CPU 判断往回或向前的方法，是看指令中相对地址的最高比特，也就是有号数（signed bit）的部分：如果是 1，表示是负数，要往回跳跃；如果是 0，表示是正数，要向前跳跃。当然，复杂的 CPU 实作也可以加入更多的分支预测。

RISC-V 手册也建议软件（如：编译器）利用缺省分支预测的特性，来避免分支造成 pipeline 被停滞。方法就是利用上一段提到的 signed bit 来「暗示」 CPU 这个分支会不会发生。所以，就是算是简单又便宜的 CPU ，也可以通过编译器来优化性能。如果有需要，编译器也可以通过统计等方式来优化性能。

所以，为了避免不必要的分支预测电路（以及不必要的 pipeline 停滞），无条件跳跃不要用「比较分支」来实作。

RISC-V 并不支持「条件运行」指令（conditional execution，注：当某个条件成立的时候，才运行该指令）。设计者宣称没有这种设计的 CPU 比较容易设计，而且编译器在进行优化的时候，也比较不容易假设错误。设计者宣称高速又不照顺序运行的 CPU 反正都会同时运行正反两种结果，之后再丢弃其中一个。他们也宣称，即使在简单的 CPU 当中，条件运行其实是比较没有价值的，不如跳跃预测来的有用。不使用条件运行的代码会比较大，但是他们宣称压缩指令集在大部分的情况下，可以解决这样的问题。

许多的 RISC 设计都有「分支延迟槽」（branch delay slot），用来充份使用跳跃指令的下一个内存地址，这可以略略增加整体的 CPU 性能。RISC-V 并不支持这个功能，因为他会让多时序、超纯量，以及 long pipeline 变得很复杂。而动态分支预测其实已经做得很好，可以不需要这个功能了。

RISC-V 把数学运算指令归类到一个很小的 I 子集当中，包括：加法、减法、位移、比特运算，及比较分支。这些可以使用软件的方式去仿真其他大部分的 RISC-V 指令（atomic 运算是值得一提的例外）。RISC-V 目前没有「数开头有几个零」以及一些用来加速软件浮点运算的比特运算。

整数乘法子集（M 子集）包括：有号数与无号数的乘法与除法。

浮点子集（F 子集）包括单精度运算，以及类似于整数的「比较分支」。它需要额外的 32 个浮点寄存器，这些寄存器是与整数寄存器分开的。双精度浮点子集（D 子集）一般假设浮点寄存器是 64 比特，而且会与 F 子集一起协作。RISC-V 亦有定义四精度 128-bit 浮点子集（Q 子集）。没有支持硬件浮点指令的 RISC-V CPU，依旧可以使用软件的浮点程序库。

RISC-V 在遇到运算错误的时候，并不会抛出异常，包括：overflow、underflow、subnormal 及 divide by zero。相反的，整数运算和浮点运算都会产生合理的缺省数值，而且浮点运算指令还会设置状态比特。Divide-by-zero 可以通过在除法运算之后放置分支指令来发现。这些状态比特可以也可以被操作系统或是定期的中断检查到。

RISC-V 支持计算机在多个 CPU 与线程之间共享内存。RISC-V 的标准内存同步模式是「释放一致」原则。也就是说，读取和写入顺序可以被重排，但是有些读取可以被设置成「获取」（acquire）运算，必须在其后的访问之前被运行；有些写入可以被当作「释放」（release）运算，必须在其之前的访问的后面运行。

基本指令集包含了以FENCE指令提供的最小支持，来保证内存访问顺序。尽管这已经足够了（FENCE R, RW 提供「获取」，FENCE RW, W 提供「释放」），使用组合操作指令可以更有效率。

原子操作子集（A 子集）支持两种类型的原子内存操作，以实现释放一致性。首先，它提供了通用的 load-reserved lr 及 store-conditional sc 指令。lr运行加载，并尝试为其线程保留该地址。仅当该保留未被来自另一个来源的干预性写入破坏时，才会运行对保留地址的 store-conditional sc。如果写入成功，则将零放入目标寄存器中；如果失败，则以非零值表示软件需要重试操作。在任何一种情况下，保留都会被释放。

第二组原子指令 AMO（Atomic Memory Operation）运行 Read-modify-write 操作：读取（可选为读取-获取）到目标寄存器，然后运行读出值和来源寄存器值之间的操作，然后写入（可选为写入-释放）结果。将内存屏障设计为可选的，允许了多个操作的组合。每个 AMO 的操作码中都有「获取」及「释放」比特，用于激活可选的内存屏障。

玄铁 C910 微架构

阿里巴巴旗下半导体公司平头哥发布了它的首款 RISC-V 处理器「玄铁 910」（XuanTie910），名字取自金庸小说《神雕侠侣》。阿里巴巴称它是目前性能最强的 RISC-V 处理器，支持16核，主频 2.5GHz，单核性能达到 7.1 Coremark/MHz。阿里巴巴称其性能突破源自两大创新：一是它采用3发射8执行的复杂乱序执行架构，是业界首个实现每周期 2 条内存访问的 RISC-V 处理器；二是它基于 RISC-V 扩展了 50 余条指令，系统性增强了 RISC-V 的计算、存储和多核等方面能力。[25]

2021年平头哥半导体发布玄铁C910处理器开源项目[26]，同时还发布出C910的LLVM编译器源代码。[27]

RISC-V创始人所创办的SiFive公司提供一系列RISC-V半导体IP核，包含高性能、高性能、低功耗及嵌入式RISC-V处理器。[28]

晶心提供可配置性高的32/64比特高性能CPU内核，包含DSP、FPU、Vector、超纯量 (Superscalar)、乱序运行 (Out-of-Order)及多内核系列。[29]

中国科学院计算所在2020年发布「香山」高性能RISC-V处理器开源项目，香山以Chisel硬件描述语言开发。[30] [31] 第一版「雁栖湖架构」使用台积电的28nm制程，工作频率为1.3GHz。[32]

威腾电子在2018年发布SweRV RISC-V处理器开源项目[33]，SweRV 目标应用环境为储存装置控制器，从开源以来已有多家厂商采用。[34]