DDR4 SDRAM

2013年4月，一名新闻作家对国际数据集团（IDG）旗下的国际数据信息（IDC）的关于DDR4 SDRAM制造生产的相关调查发表看法。[30]其中指出，随着便携式运算平台以及相关设备的日益普及——它们都使用性能较低但极低功耗的内存，传统桌面型运算平台的市场增长缓慢，以及内存厂商市场份额的巩固以及制造流程业务的集成（即内存颗粒以及内存模块的制造同属于内存厂商的业务，如三星电子），这些就意味着RAM行业的利润空间将十分低下。结果就是他们会寻求保费定价的方式来保证营业利润，以支持庞大的研发费用以向市场推出新技术，但是要做到这样是十分困难的，而且市场容量已转移至其它领域上；根据iSupply的报导指出，SDRAM制造商和芯片组开发者在某种程度上处于「进退两难的境地」，「没有人(消费者)愿意花大钱购买DDR4的产品，而价位低，利润也低，造成制造商对这产品的生意兴致缺缺」。[30]市场情绪的转变在于桌面型运算平台，而由英特尔、超微制造的支持DDR4的芯片组、处理器产品，可能会引领新一轮的内存市场增长。[30]

不过由于当前DDR4相较于DDR3的实际性能表现并不是十分出彩（除非运作时脉能有大幅度的提升），2015年下半年到2016年中时虽然DDR4内存每MB容量的价格比DDR3的低，然而这个时间段市面上支持DDR4的处理器较少，而这些处理器的性能对比DDR3世代的产品的也没有明显提升，主要依靠旧电脑的汰换升级来获得市场普及机会；而到2017年时，尽管有更多的支持DDR4内存的处理器和主板推出，由于各大内存芯片厂商的减产加上制程更新而导致的新一轮擡价，本来已经不佳的个人电脑出货量则是持续灰暗光景，为DDR4全面取代DDR3的进程增添未知数。[31][32][33]

实际可支持DDR4内存的主板、处理器产品于2014年面世，包括英特尔、超微于2014年下半年发布的处理器。[14][25][34][35][36][37]2014年第二季度已经有带有ECC校验功能的产品推出市场，[38]无ECC校验功能的型号在2014年第三季度推出。[39]超微在2014年发布的「Hierofalcon」系统芯片（SoC）开始支持DDR4内存。[40]而英特尔早在2014年Haswell-E的路线图上计划支持DDR4，2014年底发布的「Haswell-E」内核之处理器是英特尔首款支持DDR4 SDRAM的产品。[41]此时，已经有不少DDR4内存模块持续铺货中。[42]目前Intel的Coffe Lake、Kaby Lake、Skylake、Haswell-E和Broadwell-E处理器架构全面支持DDR4内存，而它们当中Kaby Lake和Skylake保留DDR3和LPDDR3的支持（LPDDR3主要是低功耗处理器，即型号中带Y的产品线，它们禁用DDR4内存控制器）。

2014年8月下旬，英特尔发布支持DDR4内存，基于Haswell-E/EP内核的Core i7-5900/5800处理器系列以及配套的X99芯片组，支持四信道内存技术。是全球首款支持DDR4内存的处理器。此外还采用与LGA 2011不兼容的LGA 2011v3插座，与使用DDR3内存的前代型号有所区分。[43]

2015年8月上旬，英特尔发布Skylake微架构的CPU，Core i7-6700K和Core i5-6600K以及Z170芯片组，支持DDR4。其后除了Core m系列不支持DDR4之外，Core i全系列型号均全数支持，不过这些处理器同时也支持DDR3L内存（低电压版DDR3内存），只是DDR3L和DDR4不能同时使用，只能二者择其一。

2016年8月，超微发表最后一代基于Bulldozer微架构、内核代号「Bristol Ridge」的AMD APU，仅支持DDR4 SDRAM，采用Socket AM4插座。[44]2017年3月发表的基于Zen微架构的Ryzen系列处理器上，这些处理器也使用Socket AM4，仅支持DDR4内存。

相较于DDR3，DDR4理论上每根DIMM模块能达到512GiB的容量，而DDR3每个DIMM模块的理论最大容量仅128GiB[47]；一个rank单元内的bank单元数量增长至16个（4个bank选择比特），每个DIMM模块最高拥有8个rank单元。[48]^:16

DDR4为提升数据存储密度，达到预定的容量目标，可能选择硅穿孔制程或其它3D堆栈制程。.[17][16][49][50]DDR4的规格中一开始也包含有标准的3D堆栈制程，[50]最大的堆栈层数可达一颗DRAM颗粒8层芯片堆栈封装。[48]^:12X-bit Labs预料如果采用这样高成本的高规格制程，将会导致高密度DDR4颗粒的价格非常的昂贵。[17]内存预取依旧是8n[48]^:16带bank群组，包括两个或4个可选择的bank群组。[51]另外在服务器平台上，还可选可切换内存bank的功能。[16][49]

2008年一本关于半导体制程的书籍《Wafer Level 3-D ICs Process Technology》受到了关注，无标明制程的模拟电子组件，例如电荷泵浦（charge pump）以及稳压器，另外额外的电路「可允许增加一定的特定带宽，但这样会消耗更多的晶圆面积」。这样的例子有CRC错误校验、片上终端、突发式硬件（burst hardware）、可程序管线、低阻抗，以及对传感放大器的需求越来越多（由于低工作电压而导致的位线的电平会有下降的可能）。该书的作者也指出，这样的结果导致内存数组本身用到的晶圆面积占内存芯片的面积比，随着时间推移，下降至SDRAM、DDR芯片的70%至78%，DDR2的47%，DDR3的38%，DDR4更可能低至30%以下。[52]

DDR4规格中也为x4、x8、x16等内存设备定义了标准。[53]

最初三星的技术文档中表示DDR4的数据传输率也从2133MT/s起跳，[48]^:18最高速率在2013年的标准中暂定为4266MT/s[17]，由于当时已有一些超频版DDR3内存模块已能上探至2133MT/s的数据传输率，因此为了与DDR3拉开性能差距而将最低数据传输率定为2133MT/s。[17][16]Techage报导三星电子于2011年制造的DDR4 SDRAM内存模块的工程样品中，CAS延时值为13个时钟周期，与DDR3的相比，延时值增长幅度和DDR2升级至DDR3时差不多。[21]至2012年，JEDEC正式确定DDR4 SDRAM的标准后，其数据传输率仅从1600MT/s起跳，但是以来其内存数组的内核时脉比DDR3的翻倍，达200MHz～400MHz，而I/O总线时脉也从DDR3 SDRAM的400MHz～1066MHz提升至DDR4 SDRAM的800至1600MHz，不过I/O Buffer预取仍和DDR3一样维持8n倍率。[54][lower-alpha 2]由于DDR4内存的预取没有变动，仅以拉升运作时脉来提升传输率、传输延时也较高，而恰恰初面世时DDR4的运作时脉有普遍较低（1866～2400MT/s之间，更高的规格又多为XMP/AMP超频设置档来产生），这么低的运作时脉下实际的性能表现相比DDR3的并不会有太多出彩之处，除非大幅度地提升时脉。不过在2017年，一些有实力的厂商已经能将DDR4内存模块的数据传输率设置至3200MT/s之谱并能稳定运行，带宽表现也足够突出。[56]

传输协议还有些以下改变：[48]^:20

• 命令/地址总线上添加奇偶校验
• 数据总线反转（与GDDR4以后的显示内存类似）
• 数据总线添加CRC校验
• DIMM模块上的各个DRAM是独立编程的，使得它们可以更好地由片上终端控制

新技术使用最高1.2V的内存模块供电电压，[48]^:16[57][58]，最大字线电压峰值2.5V（V_PP）[48]^:16，相对地，DDR3的模块供电电压为1.5V；2013年发布的技术说明中，DDR4最低供电电压为1.05V（DDR4L），而至相对的是DDR3的低电压版本DDR3L以及DDR3U，最低也分别仅1.35V和1.25V（截至2014年8月 (2014-08)）。[59]

尽管运行方式与前代的DDR3、DDR2等基本相同，而DDR4还是相对于前几代SDRAM的命令格式上作出了修改。一个新命令信号「/ACT」用来指示激活（open row，开行）命令。

激活命令需要比任何其它的命令更多的地址比特数（在一个8Gb的部分需要18列地址比特数），因此当 /ACT 命令处于高电平时其高比特是闲置时，标准的「/RAS」、「/CAS」以及「/WE」信号是和地址比特的高位共用的。先前已编码的一个激活命令是不使用 /RAS=L、/CAS=H 以及 /WE=H 这样的组合的。

就如以往的SDRAM编码，A10被用于选取命令变体：自动预充电访问命令，和对单个bank单元与全部bank单元预充电命令的选取。它也选取ZQ校准命令的两个变体。

另外，A12被用作请求突发突变（burst chop）：在 4 transfers 进行以后截断一个 8-transfer 突发。尽管直到8个传输时间过去之前bank仍然处于忙碌状态并且其他命令不可用，不同的bank可供访问。

同样，bank的地址数量也被大幅提升。每个DRAM里有4个bank选取比特可用来选取多达16个bank单元：两个bank地址比特（BA0、BA1），和两个bank群组比特（BG0、BG1）。当在同一个bank群组中访问不同的bank单元时会有另外的时间限制；在不同的bank群组中，访问一个bank比以往的更快。

另外，3个芯片层选取信号（C0、C1、C2），允许最多8个堆栈式芯片层封装于一块DRAM封装上。这可以更有效地充当3个以上的bank单元选取比特，使选取总数达到7（可以定位128个bank单元）。

注：

旧有的标准传输率仅为1600、1866、2133以及2400MT/s[60]（12/15，14/15，16/15以及18/15GHz的时脉速率，双倍数据率），2666和3200MT/s（20/15以及24/15GHz的时脉速率）也有提供，但当时的规格尚未落定。

美光科技的DDR4研发团队发布了一些集成电路（IC）以及印刷电路板（PCB）的关键设计要点：[61]

集成电路设计：[61]

• VrefDQ测定校准（DDR4「要求VrefDQ测定校准要由控制器来运行」）；
• 新式寻址调度解决方案（「bank组群」，ACT_n取代RAS#、CAS#以及WE#命令，PAR以及Alert_n用于错误检查，DBI_n用于数据总线倒转/翻转）；
• 新式节电特性（低能耗自动自刷新，温度控制刷新，细粒度刷新，数据总线倒转/翻转，CMD/ADDT延时/潜伏）；

印刷电路板设计：[61]

• 新式供电（VDD/VDDQ为1.2V电压，字线升压峰值（即VPP）为2.5V）；
• VrefDQ必须供给至DRAM内，而VrefCA由外部（如主板、显卡等）供给；
• DQ脚位高电平终止使用伪开放汲极 I/O（不同于DDR3由中心脚位至VTT的CA脚位）

DDR4有数种封装规格。

一种是288 PIN U-DIMM模块，与240 PIN的DDR2/DDR3 DIMM模块相近，供普通的台式机使用。[62][48]^:11每个PIN的之间的宽度极其接近（而每个PIN的宽度改为0.85毫米而非1.0毫米）以便符合标准的5¼英寸(133.35-)的DIMM模块宽度，标准的模块高度小幅增加到(31.25 mm/1.23英寸而非30.35 mm/1.2英寸)以使信号布线更容易，模块厚度也从1.0毫米增加到1.2毫米以容纳更多的信号层。

另有288 PIN的R-DIMM模块，供服务器主板使用，除PIN数量、更精确更精确的电气性能要求（但和U-DIMM一样是1.2V工作电压）、支持ECC以外，和U-DIMM相近，但和U-DIMM不能互用。[62]

260 PIN的SO-DIMM（DDR3 SO-DIMM拥有204 PIN），每个PIN的宽度是0.5毫米（DDR3 SO-DIMM的为0.6毫米），模块整体长度由DDR3的67.6毫米增加到68.6毫米，但高度保持30毫米不变。[48]^:11

* 可选项

• CL（CAS Latency）- 从发送一个列地址信号到内存与内存响应并开始数据传输之间的时钟信号周期
• tRCD - 行激活与读写操作之间的时钟周期
• tRP - 行预充电操作执行的时钟周期[63][64]

此回，DDR4-xxxx以及PC4-xxxx中的「xxxx」都代表数据传输率（MT/s），「DDR4-xxxx」适用于内存芯片而「PC4-xxxx」则用于已组装完成的DIMM内存模块。此前DDR3以及更早的模块，标示内存的带宽（MB/s），所以像是PC4-1866对比PC3-14900，它们的带宽是一样的。模块的峰值带宽，由数据传输率/每秒的数据吞吐量乘以8。乘以8是由于DDR4内存模块的数据总线为64比特，以此除以8比特每字节而得。

不过往后的标准模块，型号又全数回到原来PCx-xxxxx，带宽数值标示于型号上。

• Main Memory: DDR3 & DDR4 SDRAM（页面存档备份，存于）（英文）
• DDR4 SDRAM STANDARD (JESD79-4)（页面存档备份，存于）（英文）

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