Verilog-A
Verilog-A是一种针对模拟电路的工业标准模型语言，它是 Verilog-AMS的连续时间子集。
Verilog-A被设计用来对Spectre电路仿真器（）的行为级描述进行标准化，以实现与VHDL（另一个IEEE标准支持的硬件描述语言）。它从其他语言（例如MAST）吸收了对模拟电路的支持。国际Verilog开放组织（）支持 Verilog的标准化，使得Verilog-A作为整个Verilog-AMS计划的一部分，从而实现对模拟电路和数字电路设计的处理能力。Verilog-A是Verilog-AMS项目的最初阶段发展起来的。
不过，Verilog的开发进展与Verilog-AMS延迟不同，而当时Verilog被纳入了IEEE 1364标准，这就使得Verilog-AMS被遗留给了Accellera公司。因此最初的单一语言标准的目标并没有实现。
外部链接
- Accellera Verilog Analog Mixed-Signal Group（页面存档备份，存于）
- Language References Manuals（页面存档备份，存于）
- The Designer's Guide to Verilog-AMS （页面存档备份，存于）
- Verilog-AMS.com — Examples of models written in Verilog-A
- Designer's Guide Community （页面存档备份，存于） — More examples of models written in Verilog-A
This article is issued from Wikipedia. The text is licensed under Creative Commons - Attribution - Sharealike. Additional terms may apply for the media files.