Intel Larrabee

与当时以及现时一般的图形处理器不同，一般的图形处理器是采用流式处理器作为内核运算单元/渲染器。而Larrabee采用x86架构的，称为「IA」的处理内核，概念上就是传统CPU内核，这些处理单元就是传统意义上的着色器或内核运算单元，不过就单个运算单元而言，一个「IA」内核的数据吞吐量要比单个流式处理器/算术逻辑单元要高得多。就单个内核而言，对比当下的CPU内核，「IA」内核也只是微内核。[5]

奔腾P54C内核的架构图

事实上，每个「IA」内核基于旧有的首代奔腾P54C内核改造而来，而非当时最新的Nehalem架构处理器内核，英特尔认为，当年仅具有五级流水线且仅能依序运行的奔腾P54C内核，相比拥有14级管线的拥有复杂的乱序运行结构的Nehalem，更有图形化改造潜力，而且奔腾内核即使经过改造使内核规模扩增，通过芯片制程工艺的发展改进，多x86内核更易于达成。[6]预计将采用45纳米甚至是32或22纳米。[7]2008年8月，英特尔称Larrabee芯片内的内核数量上可以随意增加或减少，以8的倍数改变，而且性能在8至48内核数量范围内基本上成线性关系，英特尔官方报称浮点性能可达到TeraFLOPS级别。[4]所有的「IA」内核，运作频率会是2.0GHz。Intel声称，这个时脉下32个「IA」内核时的显示内核运算性能可以达到2TeraFLOPS。[8]处理器仍采用顺序而非乱序运行架构。[9]整个「IA」内核内部是多指令流多数据流（MIMD）形式布局，两个整数算术逻辑单元使用各自的指令发射端，而16个ALU的浮点单元则以单指令流多数据流（SIMD）的形式共用一个指令发射端。[10]

英特尔公布的「IA」内核架构图

英特尔在旧有的奔腾P54C内核上，添加线程分派单元、二级缓存、矢量运算单元及其寄存器、超线程等、删减前段总线（FSB）改以环形总线节点替代。即使是既有单元，也作了大量的修改变更。因此Larrabee并非单纯是奔腾P54C改进。[11]

添加512比特SIMD矢量单元，由16个/宽幅，32比特的矢量ALU组成，共用一个指令发射端，相当于现在CPU内核内部的浮点运算单元，但对比当时的Core 2 DUO仅有的8宽幅的32比特浮点运算单元每内核每时钟周期仅能进行8次单精度浮点运算，各「IA」内核每时钟周期能进行16次单精度（32比特）浮点运算。若以Larrabee拥有10个内核去计算，每个周期一共可以支持160个单精度矢量运算；Core 2 Duo双内核处理器只可以支持16个。[5]所以，Larrabee的浮点运算性能比传统的处理器强。内核亦支持一套新的矢量指令集，用作矢量内存、整数和浮点计算。浮点运算方面，支持IEEE标准的单双精度。[12][11]

与NVIDIA的GeForce 8相似，每一个矢量运算单元在一个周期中，只会运算一个颜色数据，务求提升单元的使用率。不过，在数据流通方面，一切都是以代码形式出现。而传统的显示内核，一般都会使用专门的逻辑单元，去管理数据流通。[13]

但在标量/整数数据中，主流处理器始终较有优势。Core 2 Duo是单核每周期处理四个，Larrabee只是单核两个。二级缓冲内存方面，每一个内核将会拥有256KB。Larrabee并非是单纯建基于旧的Pentium内核，指令解码除了奔腾原有的指令以外，添加Larrabee专用纯量指令以及新的x86指令，纯量运算单元也加入对新指令的支持，在每一个纯量单元中，由两个负责纯量运算的算术逻辑单元组成，组成一个主要和辅助指令运行管线，拥有各自对应的指令发射端。一个可以处理x86或新引入的Larrabee标量指令集，一个用来处理简单的ALU计算或者x86指令集的子集命令。[11]

Larrabee还会有特殊的超线程特性，支持单核运行四条线程。为支持单核四路超线程技术，矢量和标量单元各自拥有4组寄存器。[11]

原有的一级数据和指令缓存均由8KB扩增至32KB，其位宽也扩增至512比特；二级缓存容量为256KB，每内核独占；内存寻址能力亦达到64比特，与现代的处理器相若。[11]

英特尔曾经聘请了专注光线跟踪的研究员，预计Larrabee显示内核可以支持相关技术。[14] 在DirectX和OpenGL中，仍然会使用栅格化渲染，但将以软件实现。[15]而且，这种以软件方式实现的光线追踪、光栅化等作业将简化代码。[16]

不过传统的纹理/材质的采样、解压缩、混合等作业仍由固定功能的纹理材质单元处理。但纹理/材质等缓存则是以x86数据的形式暂存于IA内核内的二级缓存上，须进入「IA」内核访问，因此，纹理单元亦具有虚拟地址转换特性来访问这些数据。[11][17][11]

Larrabee可以同时支持DirectX和OpenGL。由于是通用内核，亦可以支持物理加速[18]。图形API方面，它支持主流的 DirectX和OpenGL，而Intel亦会推出自家的标准。目的是充分发挥多x86内核的性能。[19][20]

消除混叠技术方面，除了传统的MSAA等抗锯齿技术，还会实作利用CPU进行的形态过滤抗锯齿（MLAA）。MLAA是一种后期抗锯齿技术，虽然由英特尔最先提出，但最先实作此技术的是AMD，AMD在发布Radeon HD 6000系列显示内核时率先引入，后来Radeon HD 5000也予以支持。[21]

支持x86指令集、添加Larrabee指令集，使得普通的编程语言也能方便调用GPU以实现GPU加速，非常明确的GPGPU的设计方向。不同于对手辉达和超微需要专门的应用程序接口，而且还需要额外的学习过程方能方便使用。[19]

针对影像方面，Larrabee显示内核内有专门的影像处理单元。[22]

Larrabee显示内核内部使用环形总线，与ATI的Radeon R600相似，但每个方向是512比特（双向1024比特），而显示内存与其控制器的连接仍采用CrossBar的形式，而Radeon R600是显示内存和其控制器之间使用单向256比特（双向512比特）的环形总线。[23] 各「IA」内核、显示内存控制器、图形引擎、PCI-E接口等亦使用此总线互相通讯。系统接口为PCI-E 2.0/2.1 x16。内存将使用GDDR5显示内存，但也会兼容GDDR3、GDDR4。[19][24][25]Larrabee内核内部还会实现虚拟内存共享，可以使CPU访问显示内存中的数据，而GPU也可访问主内存中的数据。[17]

Larrabee面世时的产品并没有配备任何节能技术，原来英特尔x86 CPU上常见的C1E/EIST等节电技术并没有移植到「IA」内核上。英特尔声称第二代的Larrabee显示内核将会加入一些节电技术。[26]

其后英特尔还首度承认MIC项目其实就是Larrabee项目的后续完善版本。[45]

在Larrabee项目取消以前，除了Larrabee外，英特尔还有若干个其他类似的Many-Core项目，例如POD[46]。Intel曾经推出过「Knights Ferry」，当时被认为属于Larrabee的产品线。不过，它被用来面向软件开发人员。目的是让他们充分了解Intel的多内核架构。「Knights Ferry」的内核频率是1.2GHz，拥有32个x86内核。支持特别的超线程技术，单一内核能仿真成四个内核。

Larrabee显卡计划被取消后，同样是在2010年，英特尔MIC多处理器架构（「众核」架构）随即发布，更将此前的「Knights Ferry」项目也收归其中，尽管该架构亦沿用Larrabee项目的诸多设计元素（甚至连图形处理的电路单元也一并保留[47]），但不再作为图形处理器使用，而是以实作高性能计算相关的多处理器协同运算为目的，在芯片上集成远比现行x86处理器要多得多的x86处理器内核。该新项目的首款工程样卡即是原有的「Knights Ferry」，仍采用45纳米制程；而实际正式发售的产品是使用22纳米制程制造，开发代号「Knights Corner」，拥有50个x86内核，已于2012年8月推出的Xeon Phi协处理器（运算加速卡），面向高性能计算市场，为主处理器提供运算加速。[45]而2014年，英特尔公布第二代Xeon Phi，内核代号「Knight Landing」，采用不同于上一代的、基于Silvermont微架构的处理器单元设计，但仍然有AVX-512等上一代Xeon Phi采用的「Knights Corner」内核的特性，采用14纳米工艺制造，并且不再保留用于图形运算的电路单元，[47]在2015年3月正式对外展示了相关硬件以及其演示。[48]